“摩尔定律”和“堆叠”的历史，不过也就20多年的时间，一切论文还都有据可查。

上世纪90年代中期，芯片第一次来到100nm的时候，“后摩尔”时代的言论第一次出现。
2000年前后，摩尔定律第一次明显放缓，国际学术界在2000–2010年左右每年几十篇“3D堆叠、垂直互连、逻辑层叠”论文。从理论上全讨论了一遍；

2010年左右，28nm/22nm FinFET出现，“后摩尔”紧迫感暂时下降。行业开始从“理论”转向“选路线做产品”。

2015年后：基本不“大辩论”，进入落地期。堆叠技术路线的选择大致是:

台积电：2.5D（CoWoS）→ 3D（SoIC）
三星：3D TSV → GAA
Intel：FinFET → 3D Stacking → Chiplet

而在这10年中出现了大量“逻辑层叠/垂直集成”论文

2000年Savastiou：《Moore’s Law – the Z dimension》摩尔定律走不动，改往Z轴（垂直）堆叠，首次系统提出“不靠缩小、靠叠高”。

2001年Banerjee（IEDM）：3D ICs: A Novel Chip Design逻辑电路垂直堆叠，缩短互连线、降RC延迟。

2005年Joyner（DAC）：Design and Analysis of 3D Logic Circuits把平面逻辑“折叠”到多层，减少线长、降低延迟。

2007年Kawai（VLSI）：Vertical Logic-on-Logic 3D Integration逻辑叠逻辑（Logic-on-Logic），不是只堆存储。

2010年Thorolfsson & Cong（3DIC）：Logic-on-Logic 3D Integration纯逻辑堆叠的布局算法，实测提速15–22% 。

2000–2010年国际上反复讨论放弃平面微缩、把逻辑电路垂直叠起来、缩短关键路径、降低RC延迟τ；当年论文已经把这条路从理论到方法都讲透了

受当时封装、散热、良率、EDA工具均不成熟等因素影响，各大厂商均未选用纯逻辑堆叠方案，该技术始终停留在零散的理论研究阶段，没能完成系统化、工程化与量产落地。